Petalinuxは昔は避けていたのだが、どこを検索してもそれしか出てこなくなってしまったので とりあえずやっていこうと思う。環境は WSL2(fishがログインシェル) インストール これ通りに行えばOK WSL2ではPetalinuxが使えるみたいです - Qiita fishでPathを…

zynq 7010のZyboを持っていたが、知り合いに売った。 だがまたFPGAをいじりたくなったのでZynq 7020のZyboを購入したこのZYBOを持ってない間にXIlinxがAMDに買収されたりなどしていたが ソフトウェアはマシになっているのだろうか？ 検索 Zynqレベルの組み込…

時々Verilogを書きたくなることがある。 XilinxだとVivadoのインストールサイズを見るだけで、やる気が失せるので、 最近流行っている中国のFPGAをいじることにした。安いし。 入手 Sipeed Lichee Tang Nanoミニマリストライン FPGA 開発ボードブレッドボー…

FIRRTLの抽象度?別を確認する。 object counterMain extends App { var uargs = Array("-X", "middle") //ここをかえる high middle low val FIRRTLString = // (new chisel3.stage.ChiselStage).emitVerilog(new counter(32)) (new chisel3.stage.ChiselSta…

VivadoのIPコアはたくさんあって便利だけども シンプルな機能を求めるときには、 調べるの面倒とか、微妙に思っていたのと違うと感じることが多々あった気がするので、 仕方ないので自分で書いたものをメモBRAM IFにつなげて同じ幅のAXI Streamで連続データ…

Vivado 2021 RTLで書いたモジュールをBlock Designに入れられるのはいいとして、そこで使用するインターフェースをまとめる方法がある。 Language Template => Verilog => IP Integrator HDL => Advanced Interfaces で調べるが、 テンプレートが不完全でう…

Chisel3のテストを行ったものの波形が見たくなったりするかもしれないので、 テストしたときにVCDファイルを出力する手順のメモ main/scala/example/counter.scala シンプルなカウンターのロジックを書いた package example import chisel3._ import chisel3…

FIRRTLについて知りたかったので、 まずは sdkman、Java、sbtのインストール そして、Chisel3 (Scala)をつかった素朴なプロジェクト作成、テスト、Verilog生成の手順メモ(成熟しきった開発環境というわけではなさそうなので今時点でのとりあえずの手法、常に…