VivadoのIPコアはたくさんあって便利だけども シンプルな機能を求めるときには、 調べるの面倒とか、微妙に思っていたのと違うと感じることが多々あった気がするので、 仕方ないので自分で書いたものをメモBRAM IFにつなげて同じ幅のAXI Streamで連続データ…

Vivado 2021 RTLで書いたモジュールをBlock Designに入れられるのはいいとして、そこで使用するインターフェースをまとめる方法がある。 Language Template => Verilog => IP Integrator HDL => Advanced Interfaces で調べるが、 テンプレートが不完全でう…

Chisel3のテストを行ったものの波形が見たくなったりするかもしれないので、 テストしたときにVCDファイルを出力する手順のメモ main/scala/example/counter.scala シンプルなカウンターのロジックを書いた package example import chisel3._ import chisel3…

FIRRTLについて知りたかったので、 まずは sdkman、Java、sbtのインストール そして、Chisel3 (Scala)をつかった素朴なプロジェクト作成、テスト、Verilog生成の手順メモ(成熟しきった開発環境というわけではなさそうなので今時点でのとりあえずの手法、常に…