Vivado 2021
RTLで書いたモジュールをBlock Designに入れられるのはいいとして、そこで使用するインターフェースをまとめる方法がある。
Language Template => Verilog => IP Integrator HDL => Advanced Interfaces
で調べるが、
テンプレートが不完全でうまくいかないし、そもそもSlaveの用しかない
仕方ないので
適当なブロックを追加して
Ctrl +TでMake Externalする
Blockデザインのラッパーを作ると、各ブロックのラッパーも作られるので、
これをコピーするのが間違いない。
パラメータの伝搬はうまくいかないが、とりあえず仕方ない。